New developments in the theory of Groebner bases and applications to formal verification

We present foundational work on standard bases over rings and on Boolean Groebner bases in the framework of Boolean functions. The research was motivated by our collaboration with electrical engineers and computer scientists on problems arising from formal verification of digital circuits. In fact, algebraic modelling of formal verification problems is developed on the word-level as well as on the bit-level. The word-level model leads to Groebner basis in the polynomial ring over Z/2n while the bit-level model leads to Boolean Groebner bases. In addition to the theoretical foundations of both approaches, the algorithms have been implemented. Using these implementations we show that special data structures and the exploitation of symmetries make Groebner bases competitive to state-of-the-art tools from formal verification but having the advantage of being systematic and more flexible.Comment: 44 pages, 8 figures, submitted to the Special Issue of the Journal of Pure and Applied Algebr

Iniciativas para la financiación de programas de digitalización

Sección: La RedPlantearse la digitalización de fondos bibliotecarios y/o archivísticos, no sólo obliga a enfrentarse a cuestiones técnicas y en ciertos aspectos nuevas para las bibliotecas, sino que también implica disponer de fondos económicos para asegurarse la completa realización del proyecto.N

Early fluid resuscitation with hyperoncotic hydroxyethyl starch 200/0.5 (10%) in severe burn injury

INTRODUCTION: Despite large experience in the management of severe burn injury, there are still controversies regarding the best type of fluid resuscitation, especially during the first 24 hours after the trauma. Therefore, our study addressed the question whether hyperoncotic hydroxyethyl starch (HES) 200/0.5 (10%) administered in combination with crystalloids within the first 24 hours after injury is as effective as 'crystalloids only' in severe burn injury patients. METHODS: 30 consecutive patients were enrolled to this prospective interventional open label study and assigned either to a traditional 'crystalloids only' or to a 'HES 200/0.5 (10%)' volume resuscitation protocol. Total amount of fluid administration, complications such as pulmonary failure, abdominal compartment syndrome, sepsis, renal failure and overall mortality were assessed. Cox proportional hazard regression analysis was performed for binary outcomes and adjustment for potential confounders was done in the multivariate regression models. For continuous outcome parameters multiple linear regression analysis was used. RESULTS: Group differences between patients receiving crystalloids only or HES 200/0.5 (10%) were not statistically significant. However, a large effect towards increased overall mortality (adjusted hazard ratio 7.12; P = 0.16) in the HES 200/0.5 (10%) group as compared to the crystalloids only group (43.8% versus 14.3%) was present. Similarly, the incidence of renal failure was 25.0% in the HES 200/0.5 (10%) group versus 7.1% in the crystalloid only group (adjusted hazard ratio 6.16; P = 0.42). CONCLUSIONS: This small study indicates that the application of hyperoncotic HES 200/0.5 (10%) within the first 24 hours after severe burn injury may be associated with fatal outcome and should therefore be used with caution

Modelgeneration for SAT-based property checking

Mit zunehmender Integration von immermehr Funktionalität in zukünftigen SoC-Designs erhöht sich die Bedeutung der funktionalen Verifikation auf der Blockebene. Nur Blockentwürfe mit extrem niedriger Fehlerrate erlauben eine schnelle Integration in einen SoC-Entwurf. Diese hohen Qualitätsansprüche können durch simulationsbasierte Verifikation nicht erreicht werden. Aus diesem Grund rücken Methoden zur formalen Entwurfsverifikation in den Fokus. Auf der Blockebene hat sich die Eigenschaftsprüfung basierend auf dem iterativen Schaltungsmodell als erfolgreiche Technologie herausgestellt. Trotzdem gibt es immer noch einige Design-Klassen, die für BIMC schwer zu handhaben sind. Hierzu gehören Schaltungen mit hoher sequentieller Tiefe sowie arithmetische Blöcke. Die fortlaufende Verbesserung der verwendeten Beweismethoden, z.B. der verwendeten SAT-Solver, wird der zunehmenden Komplexität immer größer werdender Blöcke alleine nicht gewachsen sein. Aus diesem Grund zeigt diese Arbeit auf, wie bereits in der Problemaufbereitung des Front-Ends eines Werkzeugs zur formalen Verifikation Maßnahmen zur Vereinfachung der entstehenden Beweisprobleme ergriffen werden können. In den beiden angesprochenen Problemfeldern werden dazu exemplarisch geeignete Freiheitsgrade bei der Modellgenerierung im Front-End identifiziert und zur Vereinfachung der Beweisaufgaben für das Back-End ausgenutzt

Modelgeneration for SAT-based property checking

Mit zunehmender Integration von immermehr Funktionalität in zukünftigen SoC-Designs erhöht sich die Bedeutung der funktionalen Verifikation auf der Blockebene. Nur Blockentwürfe mit extrem niedriger Fehlerrate erlauben eine schnelle Integration in einen SoC-Entwurf. Diese hohen Qualitätsansprüche können durch simulationsbasierte Verifikation nicht erreicht werden. Aus diesem Grund rücken Methoden zur formalen Entwurfsverifikation in den Fokus. Auf der Blockebene hat sich die Eigenschaftsprüfung basierend auf dem iterativen Schaltungsmodell als erfolgreiche Technologie herausgestellt. Trotzdem gibt es immer noch einige Design-Klassen, die für BIMC schwer zu handhaben sind. Hierzu gehören Schaltungen mit hoher sequentieller Tiefe sowie arithmetische Blöcke. Die fortlaufende Verbesserung der verwendeten Beweismethoden, z.B. der verwendeten SAT-Solver, wird der zunehmenden Komplexität immer größer werdender Blöcke alleine nicht gewachsen sein. Aus diesem Grund zeigt diese Arbeit auf, wie bereits in der Problemaufbereitung des Front-Ends eines Werkzeugs zur formalen Verifikation Maßnahmen zur Vereinfachung der entstehenden Beweisprobleme ergriffen werden können. In den beiden angesprochenen Problemfeldern werden dazu exemplarisch geeignete Freiheitsgrade bei der Modellgenerierung im Front-End identifiziert und zur Vereinfachung der Beweisaufgaben für das Back-End ausgenutzt

Normalization at the Arithmetic Bit Level

We propose a normalization technique for verifying arithmetic circuits in a bounded model checking environment. Our technique operates on the arithmetic bit level (ABL) description of the arithmetic circuit parts and the property. The ABL description can easily be provided by the front-end of an RTL property checker. The proposed normalization greatly simplifies the SAT instances to be solved for arithmetic circuit verification. Our approach has been applied successfully to verify the integer pipeline of an industrial microprocessor with advanced DSP capabilities

Arithmetic reasoning in DPLL-based SAT solving

We propose a new arithmetic reasoning calculus to speed up a SAT solver based on the Davis Putnam Longman Loveland (DPLL) procedure. It is based on an arithmetic bit level description of the arithmetic circuit parts and the property. This description can easily be provided by the front-end of an RTL property checker. The calculus yields significant speedup and more robustness on hard SAT instances derived from the formal verification of arithmetic circuits